阅读下面一段Verilog HDL程序。哪一种说法是正确的?module mux2to1 (a,b,sel,out); //模块的端口定义input a,b,sel; //端口类型说明,定义输入信号output out; //端口类型说明,定义输出信号wire selnot,a1,b1; //定义内部结点信号数据类型//下面对电路的逻辑功能进行描述not U1 (selnot,sel); //非门U1,输出selnot,输入seland U2 (a1,a,selnot); //与门U2,输出a1,带有两个输入a、selnotand U3 (b1,b,sel); //与门U3,输出b1,带有两个输入b、selor U4 (out,a1,b1); //或门U4,输出out,带有两个输入a1、b1endmodule