VHDL 程序改错 仔细阅读下列程序,回答问题。 1 LIBRARY IEEE; 2 USE IEEE.STD_LOGIC_1164.ALL; 3 4 ENTITY CNT4 IS 5 PORT ( CLK : IN STD_LOGIC ; 6 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ; 7 END CNT4; 8 ARCHITECTURE bhv OF CNT4 IS 9 SIGNAL Q1 : STD_LOGIC_VECTOR; 10 BEGIN 11 PROCESS (CLK) BEGIN 12 IF RISING_EDGE(CLK) begin 13 IF Q1 14 Q1 <= Q1 + 1 ; 15 ELSE 16 Q1 <= (OTHERS => '0'); 17 END IF; 18 END IF; 19 END PROCESS ; 20 Q := Q1; 21 END bhv; 在 Quartus II 中编译时,提示程序中存在四处错误,试指出错误程序的行号,并修改相应行的程序(如果是缺少语句请指出大致的行数)。 错误 1 行号: 程序改为: 错误 2 行号: 程序改为: 错误 3 行号: 程序改为: 错误 4 行号: 程序改为: