一、实验目的 1. 掌握 Verilog HDL 的数据流建模方法。 2. 掌握 Verilog HDL 的数据流建模方法的验证技术。 二、实验工具 1. Xilinx Vivado 2014.2 软件。 2. Windows 系统 PC 机。 三、实验 要求 1 . 通过 “开关控制逻辑电路”实例演示学习 Verilog HDL 数据流建模方法和验证技术。 四、实验内容 1. “开关控制逻辑电路”数据流建模与验证 设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯,使之在上,用楼下开关打开电灯,上,用楼上开关关灭电灯;或者在下,用楼上开关打开电灯,下,用楼下开关关灭电灯。 (1) 列真值表 设楼上开关为 A ,楼下开关为 B ,灯泡为 Y 。并设 A 、 B 闭合时为 1 ,断开时为 0 ;灯亮时 Y 为 1 ,灯灭时 Y 为 0 。根据逻辑要求列出真值表。 表 1 “开关控制逻辑电路”真值表 A B Y 0 0 0 1 1 0 1 1 0 1 1 0 (2) 列输出方程 (3) 画电路图 (4) 创建工程 P4-1 【请完成任务】 (5) 数据流建模 【请完成任务】 module doubleswitch_dataflow(a,b,y); // 请补充完整 endmodule ( 6 ) 仿真 【请完成任务】 `timescale 1ns / 1ps module test_doubleswitch(); reg clk_1Hz,a,b; wire y; doubleswitch_dataflow u0(a,b,y); always #100 clk_1Hz = ~clk_1Hz ; initial begin clk_1Hz=0; #200; a=0;b=0; #200; a=0;b=1; #200; a=1;b=0; #200; a=1;b=1; end endmodule (7) 仿真,查看波形 【请完成任务】 (8) 进行 RTL 分析,查看电路原理图 【请完成任务】